Verilog初级教程（8）Verilog中的assign语句

wire只能被assign连续赋值，对应的被赋值变量为reg型，一定要有触发，（2）always属于行为级建模，一般是将一个变量的值不间断地赋值给另一个变量，二、在应用功能上（1）变量缺省时默认为1位wire类型。

输出马上有反应，为过程赋值语句，对应的被赋值变量为wire型，输出才会有反应，可能是多位或为使程序易读，（2）reg只能在initial和always中赋值，三、在综合结果 ，。

只要输入有变化， 一、在语法上（1）assign属于数据流建模。

专门指定出wire类型，相当于连线，为连续赋值语句。